職位描述
崗位職責：
1.負責ARM和周邊接口(PCIe, DDR, USB等)IP的集成設計和性能優；
2.負責CPU子系統的模塊驗證和集成測試；
3.負責Switch部分模塊的設計和集成驗證。
技能要求：
1.精通Linux/Unix環境，熟練掌握Perl(或者Python)和 Unix Shell腳本語言；
2.精通Verilog,System Verilog, c/c++語言；
3.熟練使用VCS,NC-Verilog,modelSim等主 流EDA仿真工具，精通PLI或 者DPI接口，熟練使用SVN版本控制軟件；
4.精通ARM和周邊接口IP的集成設計和驗證，熟練掌握CPU子系統性能提升的方法，精通CPU各種boot up的方式；
5.有較強的技術文檔撰寫能力；
6.具有較強的溝通和學習能力，有較強的承受壓力的能力。
企業介紹
盛科網絡是全球領先的SDN先行者以及核心芯片、白牌交換機供應商，是目前少數能夠提供從高性能以太網設備核心芯片到SDN交換平臺全套解決方案，且擁有完整自主知識產權的創新公司。公司自成立以來，一直致力于推廣SDN產品在運營商，企業網和數據中心領域的應用，借助高性能、開放的SDN架構，助力客戶實現從傳統的L2，L3和MPLS/MPLS-TP網絡到新型SDN網絡的無縫對接。盛科正與客戶攜手，重新定義交換網絡，以更加開放的姿態去創造未來價值。
